JK 触发器是数字电子学的基本构建块，广泛用于数据存储、计数器和顺序逻辑设计。它通过消除无效状态并提供灵活的控制功能（如设置、复位、保持和切换）克服了 SR 触发器的局限性。本文解释了它的工作原理、内部结构、真值表、类型、应用和实际使用。
JK 人字拖概述
JK 触发器是一种双稳态顺序逻辑电路，它使用两个稳定状态存储一位数据。它有两个输入（J 表示设置，K 表示重置）、两个输出（Q 和 Q′）和一个时钟输入 （CLK）。可选的预设 （PR） 和清除 （CLR） 输入允许异步控制。
JK 触发器支持两种作模式：
• 同步模式 – 输出仅在时钟输入时更改。
• 异步模式 – 预设和清除覆盖时钟并立即强制输出更改。
与 SR 触发器不同，JK 触发器避免了无效状态。当 J = K = 1 时，它执行切换作，由于内部反馈，输出打开每个时钟脉冲。
JK 触发器真值表和状态表
真值表（带异步输入）
下表显示了输出如何响应时钟输入和异步预设/清除条件。
| 公关 | CLR | CLK | J | 凯 | 问（n+1） | 运营 |
|---|---|---|---|---|---|---|
| 0 | 1 | X | X | X | 1 | 异步集 |
| 1 | 0 | X | X | X | 0 | 异步复位 |
| 1 | 1 | 0 | X | X | Qn | 无变化 |
| 1 | 1 | ↑ | 0 | 0 | Qn | 持有 |
| 1 | 1 | ↑ | 1 | 0 | 1 | 套装 |
| 1 | 1 | ↑ | 0 | 1 | 0 | 重置 |
| 1 | 1 | ↑ | 1 | 1 | Q̅n | 切换 |
状态表（特征表和激发表）
真值表可以简化为两个用于设计和分析的重要状态表。
特征表
根据输入和当前状态定义下一个状态输出。
| J | 凯 | 问（n） | 问（n+1） |
|---|---|---|---|
| 0 | 0 | Qn | Qn（持有） |
| 1 | 0 | Qn | 1 （套） |
| 0 | 1 | Qn | 0（复位） |
| 1 | 1 | Qn | Q̅n（切换） |
特征方程：
Q（n+1） = J·Q̅n + K̅·Qn
激发表
定义实现特定转换所需的输入（J、K）。
| 问（n） | 问（n+1） | J | 凯 |
|---|---|---|---|
| 0 | 0 | 0 | X |
| 0 | 1 | 1 | X |
| 1 | 0 | X | 1 |
| 1 | 1 | X | 0 |
（X = 不在乎）
JK人字拖框图
JK 触发器的框图显示了其关键输入和内部反馈如何相互作用以控制其输出。J 和 K 输入确定设置和复位作，允许输出根据输入逻辑存储或更改状态。时钟 （CLK） 信号同步这些作，以便仅在特定时钟转换时发生变化，从而确保数字电路中的时序可预测。
除了这些主输入之外，JK 触发器还可以包括异步控制输入：预设 （PR） 和清除 （CLR）。无论时钟状态如何，这些输入都可以立即强制输出到逻辑 1 或逻辑 0，这使得它们可用于初始化电路。JK 触发器的一个显着特点是其内部反馈路径，其中电流输出 Q 被反馈到逻辑网络中。当J和K都设置为1时，该反馈使切换动作成为可能，从而允许输出在每个时钟脉冲上交替状态。
JK 触发器逻辑符号和引脚图
逻辑符号
逻辑符号突出显示：
• 两个输入：J（设置）和 K（重置）
• 一个带边沿触发标记的时钟输入（三角形符号，如果低电平有效，通常带有气泡）
• 可选异步输入：PR（预设）和 CLR（清除）
• 两个输出：Q 和 Q′（互补）
引脚图（例如ample：74LS76 JK 触发器 IC）
引脚图显示了 JK 触发器是如何在 DIP-14 等 IC 封装中实现的。
| 引脚号 | 引脚名称 | 描述 |
|---|---|---|
| 1 | CLR₁ | 用于触发器 1 的异步清除（低电平有效） |
| 2 | K₁ | 触发器 1 的输入 K |
| 3 | J₁ | 触发器输入 J 1 |
| 4 | CLK₁ | 触发器1的时钟输入 |
| 5 | 公关₁ | 触发器异步预设（低电平有效） 1 |
| 6 | 问₁ | 触发器1的输出Q |
| 7 | 接地 | 接地 |
| 8 | 问答 | 触发器 2 的输出 Q |
| 9 | PR₂ | 用于触发器 2 的异步预设（低电平有效） |
| 10 | CLK₂ | 触发器 2 的时钟输入 |
| 11 | J₂ | 输入 J 用于触发器 2 |
| 12 | 钾 | Flip-Flop 2 的输入 K |
| 13 | CLR₂ | 用于触发器 2 的异步清除（低电平有效） |
| 14 | VCC的 | 正电源电压 |
主从JK人字拖
JK 触发器中的一个常见挑战是争夺条件，当两个输入都为高电平 （J = K = 1） 并且时钟脉冲保持高电平足够长的时间以使输出在一个周期内重复切换时，就会发生这种情况。这会导致行为不稳定。
主从配置确保每个时钟脉冲仅发生一次输出变化，即使在 J = K = 1 时也能防止不必要的振荡。该方法通过将作分为两个阶段来控制争夺问题：当 CLK = HIGH 时主站响应，当 CLK = LOW 时从站更新。
有关还可以防止争用的更高级的时钟控制方法，请参阅第 9 节（触发方法）。
JK触发触发方法
使用电平触发时钟的直接 JK 触发器可能会遇到称为“争夺”的问题，当 J = K = 1 时，时钟保持高电平足够长的时间，以便输出在单个时钟脉冲内重复切换时，就会发生这种情况。这会导致运行不稳定。
为了消除这个问题，使用了两种触发策略：
| 触发器类型 | 描述 | 预防绕行 | 用法 |
|---|---|---|---|
| 主从JK | 两个闩锁级联;主站在高电平时钟上工作，从站在低电平 | 限制每个周期切换一次 | 教育电路，中等速度 |
| 边沿触发 JK | 仅捕获 ↑ 或 ↓ 时钟边沿的输入 | 完全消除种族围攻 | 现代同步系统 |
时钟边沿行为表
| 时钟边沿 | J | 凯 | 问（n+1） |
|---|---|---|---|
| 无边 | X | X | Qn（持有） |
| ↑ 或 ↓ | 0 | 0 | Qn |
| ↑ 或 ↓ | 1 | 0 | 1 （套） |
| ↑ 或 ↓ | 0 | 1 | 0（复位） |
| ↑ 或 ↓ | 1 | 1 | Q̅n（切换） |
边沿触发的 JK 触发器在实用的数字设计中占据主导地位，因为它们确保干净的过渡并与同步时钟架构兼容。
JK触发器时序图
时序图显示了 JK 触发器的输出如何响应时钟 （CLK） 和输入信号 （J 和 K） 随时间的变化而变化。它是了解触发器在同步电路中行为的宝贵工具。
在每个活动时钟边沿（通常是上升沿，↑）期间，触发器对输入进行采样，并根据以下规则更新输出Q：
• J = 0，K = 0 →保持状态（输出保持不变）
• J = 1，K = 0 → 集合（Q 变为 1）
• J = 0，K = 1 →复位（Q 变为 0）
• J = 1， K = 1 → 切换（Q 切换到相反的值）
典型的 JK 触发器时序图包括：
• 时钟波形 （CLK） – 定义何时发生输出更新
• 输入信号（J 和 K）——显示一段时间内的输入状态
• 输出信号（Q 和 Q′） – 根据输入和时钟清楚地显示状态转换
该图有助于可视化状态变化的顺序，从而更轻松地分析时序问题、验证同步行为以及了解数字设计中的设置和保持时间要求。
使用 NAND 门的 JK 触发器
JK 触发器可以使用基本的 NAND 门构建，这揭示了器件在门级的内部功能。这种实现通常用于数字逻辑教育，因为它演示了反馈和时钟控制如何工作以创建稳定的顺序电路。
内部逻辑是使用以下方法构建的：
• 两个交叉耦合的 NAND 门构成基本双稳态锁存器。
• 两个额外的 NAND 门用于处理 J 和 K 输入以及之前的输出反馈。
• 时钟控制的 NAND 门，仅在时钟信号处于活动状态时才能够更改状态，确保同步运行。
功能行为
• 反馈逻辑可防止无效状态 – 与 SR 锁存器不同，JK 配置可以安全地处理所有输入组合。
• J = K = 1 的切换作 – 内部反馈交替每个活动时钟脉冲的输出状态。
• 同步作 – 时钟输入确保输出仅在规定的时间发生变化，从而允许与其他顺序逻辑电路集成。
这种门级结构有助于解释为什么 JK 触发器被认为是通用且可靠的。然而，由于其相对复杂的结构和传播延迟，实际数字系统通常使用边沿触发的 JK 触发器或集成 IC 版本，而不是从分立门构建它们。
虽然栅极级 JK 触发器解释了内部逻辑，但实际的数字系统还必须解决时序问题，例如争转。这导致了接下来讨论的改进触发技术。
流行的 JK 触发器 IC
JK 触发器可作为 TTL（晶体管-晶体管逻辑）和 CMOS 系列的集成电路 （IC） 提供。这些IC通常用于计数器、分频器、移位寄存器和存储器控制电路。
| IC号码 | Logic 系列 | 描述 |
|---|---|---|
| 74LS73 | TTL | 双 JK 触发器，异步清除;用于基本的顺序逻辑应用 |
| 74LS76 | TTL | 双 JK 触发器，具有异步预设和清除功能;允许对初始状态进行外部控制 |
| 74LS107 | TTL | 双 JK 触发器，具有/清除和切换功能;2 除法计数器的理想选择 |
| CD4027B | CMOS的 | 双 JK 触发器，带设置和重置功能;低功耗和宽电压范围 |
JK人字拖的应用
JK 触发器被广泛使用，因为它们可以充当内存元素、切换设备和同步计数器。常见应用包括：
• 频分和计数器 – 在切换模式下将时钟频率除以 2
• 移位寄存器 – 用于串行-并行数据转换
• 状态机 （FSM） – 数字系统中的控制序列逻辑
• 信号调理 – 去抖动机械开关
• 时钟脉冲整形 – 生成方波信号
JK 人字拖与 SR、D 和 T 人字拖比较
| 特征 | JK人字拖 | SR 人字拖 | D 人字拖 | T 型人字拖 |
|---|---|---|---|---|
| 输入 | J、K | S、R | D | 时间 |
| 无效状态 | 无 | S=R=1 无效 | 无 | 无 |
| 作模式 | 设置、重置、切换 | 设置、重置 | 数据传输 | 仅切换 |
| 使用案例 | 计数器、寄存器 | 简单闩锁 | 存储器、移位寄存器 | 柜台 |
| 复杂性 | 中等 | 简单 | 简单 | 很简单 |
| 边缘触发支持 | 是 | 是 | 是 | 是 |
JK 人字拖是所有人字拖中最灵活的。它可以模拟SR、D和T触发器的功能，广泛应用于计数器和数字控制电路。
故障排除和常见设计错误
| 常见问题 | 描述 | 解决方案 |
|---|---|---|
| 时钟同步错误 | 使用不同步时钟的多个触发器导致时序不匹配 | 使用单个全局时钟源** |
| 输入噪声或开关反弹 | 嘈杂的输入或机械开关导致误触发 | 添加去抖动电路或 RC 滤波器 |
| 浮动预设/清除 （PR/CLR） 引脚 | 未连接的异步输入导致不可预测的输出 | 将未使用的 PR/CLR 绑定到定义的逻辑级别 |
| 设置和保持时间违规 | 将 J/K 更改得太接近时钟跃迁会导致亚稳态 | 在时钟边沿前后保持输入稳定 |
结论
JK 触发器由于能够切换状态并处理同步和异步作，因此在现代数字系统中仍然是一种多功能且可靠的设备。无论是使用逻辑门还是集成电路实现，它都用于计数器、寄存器和控制电路。了解其行为和时序有助于您设计稳定高效的顺序逻辑应用程序。
常见问题解答 [FAQ]
为什么JK触发器被称为“通用触发器”？
JK 触发器被称为通用触发器，因为它可以通过简单地配置其 J 和 K 输入来执行 SR、D 和 T 触发器的功能。这使得它适用于各种顺序逻辑应用。
电平触发和边缘触发的 JK 触发器之间的主要区别是什么？
电平触发的 JK 触发器响应时钟脉冲的整个 HIGH 或 LOW 电平，而边沿触发的 JK 触发器仅在上升沿或下降沿更新其输出，从而防止出现争转问题。
如何将 JK 触发器转换为 D 触发器？
JK 触发器可以通过连接 J = D 和 K = D′ 来像 D 触发器一样工作。这迫使输出跟随输入，模仿 D 触发器的数据传输行为。
是什么导致 JK 人字拖出现亚稳态？
当 J 和 K 输入的变化太接近时钟转换时，就会发生亚稳态，从而违反设置时间或保持时间。这可能会导致不可预测或振荡的输出状态。
JK触发器可以用于分频吗？
是的。当输入J和K都连接为高电平（J = K = 1）时，JK触发器在每个时钟脉冲上切换其输出。这将时钟频率除以 2，使其在数字计数器和分频器中非常有用。