设置与保持时间：数字电路中的定义、违规与修复

数字电路依赖于每个时钟边沿的严格时序。设置时间和保持时间定义数据在时钟前后必须保持稳定的时间，使触发器存储正确的值，避免亚稳态。本文详细解释了它们的含义、违规原因、寄存器间路径、PCB布局影响以及解决时序问题的实用方法。

1.设置与保持时间概述

2.公共数字电路中的建立与保持时间

3.数字定时中设置时间的含义

10.PCB走线长度匹配与设置/保持时序限制

Figure 1. Setup and Hold Time

设置与保持时间概述

数字电路运行在时钟上，每个时钟边缘周围的每一小片时间都很重要。在同步系统中，数据是根据该时钟信号进行移动和捕获的。实信号不会瞬间变化，时钟边缘具有有限斜率。线路、逻辑门和内部设备延迟都会增加时序偏移。

为了保证数据采集安全，每个活动时钟边缘周围有一个小时间窗口，输入必须保持稳定。设置时间和保持时间定义了这个窗口，使触发器能够正确采样数据，避免随机错误或不稳定输出。

公共数字电路中的建立与保持时间

Figure 2. Setup and Hold Time in Common Digital Circuits

• CPU、FPGA、ASIC和微控制器内部的触发器

• 源同步接口，时钟和数据一起传输

• 外设总线，如SPI、I²C和并行内存总线

• ADC（模数转换器）和DAC（数模转换器）接口

• 高速数字通信链路

数字定时中设置时间的含义

Figure 3. Meaning of Setup Time in Digital Timing

建立时间（Tsetup）是输入数据在激活时钟前必须保持稳定的最小时间。在此间隔内，触发器输入端显示的数据不应发生变化，使内部采样电路能够可靠地确定时钟边缘的逻辑电平。

保持时间定义及对数据采集的影响

Figure 4. Hold Time Definition and Impact on Data Capture

保持时间（Thold）是输入数据在主动时钟边缘后必须保持稳定的最小时间。虽然数据在时钟转换时采样，但触发器需要一个较短的额外间隔来完成捕获过程。在此期间保持数据稳定性，确保存储值被正确锁定，并在后续逻辑阶段保持有效。

设置时间与保持时间的区别

参数	设置时间	暂停
定义	最小时间数据必须在时钟边缘	最小时间数据必须在时钟边缘
问题方向	问题在于数据到达时钟边缘	之前太晚。问题发生在数据发生变化过早于时钟边缘	之后。
共同事业	数据路径太慢（延迟较长）	数据路径过快（非常短的延迟）
典型的解决方案	使用较慢的时钟或减少数据路径中的延迟	在数据路径上增加额外延迟，使数据在后续发生变化
违反风险	存储值可能错误或不稳定（亚稳定）	存储值可能错误或不稳定（亚稳定）

设置和等待时间违规的常见原因

• 时钟偏斜——时钟信号在电路的不同部分以略有不同的时间到达。

• 时钟抖动——时钟边缘精确时机的微小随机变化。

• 较长的组合逻辑路径——数据在到达触发器前通过逻辑门所需时间过长。

• PCB走线长度不等——信号传播距离不同，因此有些信号到达得更早或更晚。

• 信号振铃和缓慢上升时间——信号质量差或过渡缓慢使得更难检测清晰的逻辑电平。

• 温度和电压变化——温度或电源电压的变化会影响信号速度和时序裕度。

设置和保持时间违规的影响

Figure 5. Effects of Setup and Hold Time Violations

当设置时间或保持时间未达标时，触发器可能无法判断信号在时钟边缘是高电平还是低电平。它可能进入一种称为亚稳态的不稳定状态，此时输出需要额外时间稳定，并且可能短暂地处于有效逻辑水平之间。这种不稳定行为可能在电路中蔓延，导致严重问题，例如：

• 随机位错误

• 系统崩溃或重置

• 不可预测的电路行为

• 难以追踪的罕见故障

设置时间和保持时间值的定义

Figure 6. How Setup and Hold Time Values Are Defined

在芯片测试过程中，设置和保持时间会被测量并定义。设备在受控条件下检查，以找到仍能正常与时钟正常工作的最小时序余裕。这些时序限制取决于半导体工艺、电源电压、温度范围以及输出负载等因素。由于这些因素会因设备而异，具体的设置和保持时间数值会在数据手册中列出，并且应始终在其中检查。

寄存器到寄存器路径中的设置和保持时间

时序组件	描述
Tclk	时钟周期（两个时钟边之间的时间）
Tcq	第一个触发器的时钟到Q的延迟
Tdata	通过触发器之间的逻辑延迟
Tsetup	接收触发器的设置时间
啧	两个触发器之间的时钟偏斜